Die Cadence Certus Closure Solution setzt einen neuen Standard in der Full-Chip-Optimierung und Signoff, indem sie eine vollständig automatisierte, massiv verteilte Designumgebung bietet. Durch die Nutzung fortschrittlicher Parallelität liefert sie bis zu 10-mal schnellere Chip-Level-Optimierung und Signoff, was eine Übernacht-Schließung selbst für die größten und komplexesten Designs ermöglicht. Ihre skalierbare Architektur integriert sich nahtlos mit Tools wie Innovus, Pegasus, Quantus und Tempus und sorgt für genaue Timing- und Leistungswiederherstellung, während sie Leistung, Energieverbrauch und Fläche (PPA) optimiert. Ideal für 3D-IC- und Multi-Millionen-Instanz-Designs, beschleunigt Certus die Markteinführungszeit, verbessert die Zusammenarbeit und eliminiert zeitintensive iterative Schleifen, indem es Designern eine optimierte, cloudfähige Lösung für effizienten Siliziumerfolg bietet.